Eric Lee / smarc-ti-linux-kernel

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Commit 6b3ad9432a345bcea1fad2eab578db6cf4cbe76d

Authored by Mohit Kumar
Committed by Greg Kroah-Hartman
1 parent 3bbf1685d4
Exists in ti-linux-3.14.y and in 2 other branches processor-sdk-linux-01.00.00, smarc-ti-linux-3.14.y

PCI: designware: Fix iATU programming for cfg1, io and mem viewport 

commit 017fcdc30cdae18c0946eef1ece1f14b4c7897ba upstream.

This patch corrects iATU programming for cfg1, io and mem viewport.  Enable
ATU only after configuring it.

Signed-off-by: Mohit Kumar <mohit.kumar@st.com>
Signed-off-by: Ajay Khandelwal <ajay.khandelwal@st.com>
Signed-off-by: Bjorn Helgaas <bhelgaas@google.com>
Acked-by: Jingoo Han <jg1.han@samsung.com>
Signed-off-by: Greg Kroah-Hartman <gregkh@linuxfoundation.org>

Showing 1 changed file with 3 additions and 3 deletions Side-by-side Diff

drivers/pci/host/pcie-designware.c
Diff comments   View file @ 6b3ad94
... ... @@ -522,13 +522,13 @@
522 522 dw_pcie_writel_rc(pp, PCIE_ATU_REGION_OUTBOUND | PCIE_ATU_REGION_INDEX1,
523 523 PCIE_ATU_VIEWPORT);
524 524 dw_pcie_writel_rc(pp, PCIE_ATU_TYPE_CFG1, PCIE_ATU_CR1);
525   - dw_pcie_writel_rc(pp, PCIE_ATU_ENABLE, PCIE_ATU_CR2);
526 525 dw_pcie_writel_rc(pp, pp->cfg1_base, PCIE_ATU_LOWER_BASE);
527 526 dw_pcie_writel_rc(pp, (pp->cfg1_base >> 32), PCIE_ATU_UPPER_BASE);
528 527 dw_pcie_writel_rc(pp, pp->cfg1_base + pp->config.cfg1_size - 1,
529 528 PCIE_ATU_LIMIT);
530 529 dw_pcie_writel_rc(pp, busdev, PCIE_ATU_LOWER_TARGET);
531 530 dw_pcie_writel_rc(pp, 0, PCIE_ATU_UPPER_TARGET);
  531 + dw_pcie_writel_rc(pp, PCIE_ATU_ENABLE, PCIE_ATU_CR2);
532 532 }
533 533  
534 534 static void dw_pcie_prog_viewport_mem_outbound(struct pcie_port *pp)
... ... @@ -537,7 +537,6 @@
537 537 dw_pcie_writel_rc(pp, PCIE_ATU_REGION_OUTBOUND | PCIE_ATU_REGION_INDEX0,
538 538 PCIE_ATU_VIEWPORT);
539 539 dw_pcie_writel_rc(pp, PCIE_ATU_TYPE_MEM, PCIE_ATU_CR1);
540   - dw_pcie_writel_rc(pp, PCIE_ATU_ENABLE, PCIE_ATU_CR2);
541 540 dw_pcie_writel_rc(pp, pp->mem_base, PCIE_ATU_LOWER_BASE);
542 541 dw_pcie_writel_rc(pp, (pp->mem_base >> 32), PCIE_ATU_UPPER_BASE);
543 542 dw_pcie_writel_rc(pp, pp->mem_base + pp->config.mem_size - 1,
... ... @@ -545,6 +544,7 @@
545 544 dw_pcie_writel_rc(pp, pp->config.mem_bus_addr, PCIE_ATU_LOWER_TARGET);
546 545 dw_pcie_writel_rc(pp, upper_32_bits(pp->config.mem_bus_addr),
547 546 PCIE_ATU_UPPER_TARGET);
  547 + dw_pcie_writel_rc(pp, PCIE_ATU_ENABLE, PCIE_ATU_CR2);
548 548 }
549 549  
550 550 static void dw_pcie_prog_viewport_io_outbound(struct pcie_port *pp)
... ... @@ -553,7 +553,6 @@
553 553 dw_pcie_writel_rc(pp, PCIE_ATU_REGION_OUTBOUND | PCIE_ATU_REGION_INDEX1,
554 554 PCIE_ATU_VIEWPORT);
555 555 dw_pcie_writel_rc(pp, PCIE_ATU_TYPE_IO, PCIE_ATU_CR1);
556   - dw_pcie_writel_rc(pp, PCIE_ATU_ENABLE, PCIE_ATU_CR2);
557 556 dw_pcie_writel_rc(pp, pp->io_base, PCIE_ATU_LOWER_BASE);
558 557 dw_pcie_writel_rc(pp, (pp->io_base >> 32), PCIE_ATU_UPPER_BASE);
559 558 dw_pcie_writel_rc(pp, pp->io_base + pp->config.io_size - 1,
... ... @@ -561,6 +560,7 @@
561 560 dw_pcie_writel_rc(pp, pp->config.io_bus_addr, PCIE_ATU_LOWER_TARGET);
562 561 dw_pcie_writel_rc(pp, upper_32_bits(pp->config.io_bus_addr),
563 562 PCIE_ATU_UPPER_TARGET);
  563 + dw_pcie_writel_rc(pp, PCIE_ATU_ENABLE, PCIE_ATU_CR2);
564 564 }
565 565  
566 566 static int dw_pcie_rd_other_conf(struct pcie_port *pp, struct pci_bus *bus,